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Renesas Electronics développe la nouvelle génération de puces AI

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Renesas Electronics Corporation, l'un des principaux fournisseurs de solutions semi-conductrices avancées, a annoncé la mise au point d'un accélérateur d'IA qui exécute le traitement CNN (réseau neuronal convolutionnel) à grande vitesse et à faible puissance pour passer à la prochaine génération d'IA intégrées Renesas (e-AI), qui permettra d'améliorer l'intelligence des dispositifs de terminaux.

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Une puce d'essai Renesas équipée de cet accélérateur a atteint une efficacité énergétique de 8,8 TOPS/W (Note 1), ce qui représente la classe d'efficacité énergétique la plus élevée de l'industrie. L'accélérateur Renesas est basé sur l'architecture de traitement en mémoire (PIM), une approche de plus en plus populaire pour la technologie de l'IA, dans laquelle des opérations de multiplication et d'accumulation sont effectuées dans le circuit de mémoire à mesure que les données sont extraites de cette mémoire.

Pour créer le nouvel accélérateur AI, Renesas a développé les trois technologies suivantes. La première est une technologie PIM à structure SRAM à valeur ternaire (-1, 0, 1) qui peut effectuer des calculs CNN à grande échelle. Le second est un circuit SRAM à appliquer avec des comparateurs qui peuvent lire les données de la mémoire à faible puissance. La troisième est une technologie qui permet d'éviter les erreurs de calcul dues aux variations de procédé dans la fabrication. Ensemble, ces technologies permettent à la fois de réduire le temps d'accès à la mémoire dans le traitement d'apprentissage profond et de réduire la puissance requise pour les opérations de multiplication et d'accumulation. Ainsi, le nouvel accélérateur atteint la classe d'efficacité énergétique la plus élevée de l'industrie tout en maintenant un taux de précision de plus de 99 % lorsqu'il est évalué dans un test de reconnaissance de caractères manuscrits (MNIST).

Renesas a présenté ces résultats le 13 juin dernier, lors des Symposiums 2019 sur la technologie et les circuits VLSI à Kyoto, Japon, du 9 au 14 juin 2019. Renesas a également fait la démonstration de la reconnaissance d'images en temps réel à l'aide d'un prototype de module AI dans lequel cette puce d'essai, alimentée par une petite batterie, était connectée à un microcontrôleur, une caméra, d'autres dispositifs périphériques et des outils de développement lors de la séance de démonstration.

Jusqu'à présent, l'architecture PIM n'était pas en mesure d'atteindre un niveau de précision adéquat pour les calculs CNN à grande échelle avec des calculs sur un seul bit puisque la structure binaire (0,1) SRAM ne pouvait traiter que des données de valeur 0 ou 1. De plus, les variations des procédés de fabrication ont entraîné une réduction de la fiabilité de ces calculs, et des solutions de rechange ont été nécessaires. Renesas a maintenant mis au point des technologies qui résolvent ces problèmes et les appliquera, en tant que technologie de pointe capable de mettre en œuvre les puces IA révolutionnaires de l'avenir, à la prochaine génération de solutions e-AI pour des applications comme les équipements portables et les robots qui exigent à la fois performance et efficacité énergétique.

Principales caractéristiques de la technologie nouvellement mise au point pour les puces à IA de la prochaine génération :

Structure SRAM PIM ternaire (-1, 0, 1) qui peut ajuster son nombre de bits de calcul en fonction de la précision requise

L'architecture PIM de structure SRAM ternaire (-1, 0, 1) adopte une combinaison d'une mémoire ternaire avec un simple bloc de calcul numérique pour maintenir au minimum l'augmentation de la quantité de matériel et des erreurs de calcul. En même temps, il permet de commuter le nombre de bits entre, par exemple, 1,5 bit (ternaire) et 4 bits en fonction de la précision requise. Comme cela permet de prendre en charge différentes précisions et échelles de calcul requises par utilisateur, les utilisateurs peuvent optimiser l'équilibre entre la précision et la consommation d'énergie.

Circuit de lecture de données de mémoire de haute précision/de faible puissance qui combine des comparateurs et des répliques de cellules

Lorsqu'une architecture PIM est adoptée, les données de mémoire sont lues en détectant la valeur du courant de ligne de bit dans la structure SRAM. Bien qu'il soit efficace d'utiliser des convertisseurs A/N pour la détection de courant de ligne de haute précision, cette approche pose le problème de la consommation d'énergie élevée et de l'augmentation de la surface des puces. Pour ce faire, Renesas a combiné un comparateur (amplificateur de lecture 1 bit) avec une cellule réplique dans laquelle le courant peut être contrôlé de manière flexible pour développer un circuit de lecture de données mémoire de haute précision. De plus, ces technologies profitent du fait que le nombre de nœuds (neurones) activés par le fonctionnement du réseau de neurones est très faible, environ 1 %, et permettent d'obtenir un fonctionnement encore moins puissant en arrêtant le fonctionnement des circuits de lecture des nœuds (neurones) qui ne sont pas activés.

Technologie d'évitement des variations qui supprime les erreurs de calcul dues aux variations de procédé dans la fabrication

L'architecture PIM est confrontée à des erreurs de calcul dues à des variations dans le processus de fabrication. En effet, les variations du processus de fabrication provoquent des erreurs dans les valeurs des courants de ligne binaires dans la structure SRAM et, par conséquent, des erreurs se produisent dans l'affichage des données en mémoire. Pour résoudre ce problème, Renesas a recouvert l'intérieur de la puce de plusieurs blocs de circuit de calcul SRAM et a utilisé des blocs avec un minimum de variations du processus de fabrication pour effectuer les calculs. Étant donné que les nœuds activés ne représentent qu'une petite minorité de tous les nœuds, les nœuds activés sont affectés sélectivement aux blocs de circuits de calcul SRAM qui présentent un minimum de variations dans le processus de fabrication pour effectuer les calculs. Ceci permet de réduire les erreurs de calcul à un niveau où elles peuvent être ignorées.

Depuis l'introduction du concept d'intelligence artificielle embarquée (e-AI) en 2015, Renesas a progressé dans le développement de plusieurs solutions e-AI. Renesas a défini des "classes" basées sur l'efficacité de l'e-AI et des applications qui sont implémentées et a développé des solutions e-AI basées sur les quatre classes suivantes :

- Classe 1 : Jugement de l'exactitude ou de l'anormalité des données de forme d'onde du signal.

- Classe 2 (classe 100 GOPS/W) : Juger l'exactitude ou l'anomalie à l'aide d'un traitement d'image en temps réel.

- Classe 3 (1 classe TOPS/W) : Effectuer la reconnaissance en temps réel.

- Classe 4 (10 TOPS/W) : Permettre l'apprentissage incrémentiel à un point final.

Renesas a introduit un environnement de développement e-AI en 2017 et a annoncé en 2018 le microprocesseur RZ/A2M, qui intègre le DRP (processeur reconfigurable dynamiquement) exclusif de Renesas sur puce. Renesas fournit ces technologies pour des applications classées dans la classe 2. Pour mettre en œuvre des applications de classe 3, Renesas a encore amélioré les performances de calcul de cette technologie DRP.

Aujourd'hui, Renesas dévoile la nouvelle technologie de pointe mise au point grâce à cet effort. La nouvelle technologie d'accélérateur combine à la fois une faible consommation d'énergie et des performances de calcul améliorées et pourrait être l'une des technologies clés pour mettre en œuvre les futures applications de classe 4. Renesas s'engage à contribuer à la réalisation d'une société intelligente grâce à une intelligence accrue qui applique l'IA à la fois aux limites et aux extrémités de l'IdO.